교육용은 아니고, 제가 공부한 것입니다.
방산업계나 기타 업계들에선 VHDL을 사용하기에, 공부의 필요성을 느껴 공부했습니다.
Verilog와 같은 HDL이지만, 차이가 있습니다.
정리
| Verilog | VHDL | |
|---|---|---|
| always ( ~ or ~) | process(~ , ~ ) | |
| input, out으로 선언 | entity문 내에서 선언, 자료형식 함께 선언 | |
| block 방식 = | block 방식 := | |
| wire | signal | |
| 숫자 형태 비트수+형식+숫자 2’b11 | 숫자 형식 + 숫자 B”11” | |
| module | entity |
VHDL의 자료 표현방식 벡터(다중비트) : std_logic_vector
단일비트 : std_logic
정수 : unsigned(양수만 가능)
10진수 정수 : integer(음수, 양수 가능)
그 외 Verilog에는 없는것들 : procedure(모듈. 여러곳에서 사용할 때 한번 만들어두곤 계속 사용), package(선언부 + 본문부), function(새 함수를 만들기)
우선
VHDL은, 더 엄격하고, 상세합니다. 그리고 대소문자 구분이 없어서 쉽습니다.
다음은, 표현의 차이입니다.
