(너무 오래되서 사진이 없습니다… 좀 찍어둘걸 그랬네요)

온라인 강의로만 신청해서 잘 몰랐는데, 현장 강의를 신청했으면 FPGA를 써볼 수 있었더라구요. 아쉽습니다.. 아쉬운대로 혼자 온라인강의를 보며 최대한 따라했습니다.

(강의에선 quarturs를 사용했지만, 저는 vivado가 설치되어 있어서 vivado를 사용했습니다.)

1일차 : 간단한 Verilog문법을 배웠습니다.

2일차 : RTL설계 방법을 배웠습니다. (MUX, ALU, FSM 등등,,,)

3일차 : FPGA에 올리는 실습을 했습니다. 저는 클락 제네레이터까지만 따라 만들고, 별도로 사용했습니다.

우선 카운터를 설계해서 초를 측정했습니다.

카운터를 클락 제네레이터로 썼다는 말이 맞는 것 같아요.

이 클락 제네레이터를 이용해서 강의와는 다른 저만의 시계를 만들었습니다.

(강의는 7segment를 제어하지만, 저는 그럴 수 없기에…)

기억을 복기한 것이라 정확하지 않을 수 있습니다.

우선 output으로 sec, min, hour을 선언해 줍니다.

초를 계속 측정해주며, sec을 올립니다.

그 후 sec이 60이 되면 min을 1로 올리고, sec을 0으로 초기화합니다.

min 또한 60이 되면 hour을 1로 올리고, sec은 0으로 초기화합니다.

만약 7segment를 사용한다면 각 상황마다 숫자에 맞게 코드(bit제어)를 해야 했기에, 힘들었을 것 같습니다..